12-레이어 BGA PCB, HDI PCB 눈이 멀을 통해 다층 피씨비, 고밀도 상호접속 PCB를 통해 묻혀를 통해와 그것의 기능

PCB에서 via를 사용해야 하는 이유는 무엇입니까? 그리고 기생 커패시턴스와 기생 인덕턴스

꼬리표# PCB 설계, 다층 PCB, 고밀도 배선 PCB

PCB 구멍NS

Via는 다층 PCB의 중요한 부품 중 하나이며, 드릴링 비용은 일반적으로 PCB 제작 비용의 30~40%를 차지합니다.간단히 말해서 PCB의 모든 구멍을 비아라고 부를 수 있습니다.기능의 관점에서 구멍,

두 가지 범주로 나눌 수 있습니다. 하나는 레이어 간의 전기적 연결로 사용되며 다른 하나는 장치의 고정 또는 위치 지정으로 사용됩니다.이러한 홀은 일반적으로 블라인드 홀(블라인드 비아), 매립 홀(매립 비아) 및 스루 홀(스루 비아)의 세 가지 유형으로 구분됩니다.

1.1 구성 NS올레스

블라인드 홀은 인쇄회로기판의 상면과 하면에 위치하며, 표면선과 아래의 이너선을 연결하기 위한 일정한 깊이를 가지고 있습니다.구멍의 깊이는 일반적으로 특정 비율(조리개)을 초과하지 않습니다.매설 홀은 인쇄 회로 기판의 내부 층에 위치한 연결 구멍으로 회로 기판의 표면까지 확장되지 않습니다.

위의 두 종류의 구멍은 회로 기판의 내부 레이어에 있습니다.스루홀 형성 공정은 라미네이션 전에 사용되며, 스루홀 형성 과정에서 여러 개의 내부층이 겹칠 수 있다.

세 번째는 전체 회로 기판을 관통하는 관통 구멍이라고 합니다.내부적으로 상호 연결하거나 구성 요소의 설치 위치 구멍으로 사용할 수 있습니다.쓰루 홀은 구현하기 쉽고 비용이 저렴하기 때문에 다른 두 개 대신 대부분의 인쇄 회로 기판에 사용됩니다.특별한 지침이 없는 다음 언급된 구멍은 관통 구멍으로 간주됩니다.

설계 관점에서 구멍은 주로 두 부분으로 구성됩니다. 하나는 중간 구멍(드릴 구멍)이고 다른 하나는 구멍 주변의 패드 영역입니다(아래 참조).이 두 부분의 크기가 구멍의 크기를 결정합니다.분명히, 에서

고속, 고밀도 PCB 설계에서 설계자는 항상 구멍이 작을수록 좋기 때문에 보드에 더 많은 배선 공간을 남길 수 있습니다.

또한 구멍이 작을수록 자체 기생 커패시턴스가 낮아 고속 회로에 더 적합합니다.구멍 크기의 감소는 비용 증가를 가져오고 구멍 크기는 제한 없이 줄일 수 없습니다.드릴링 및 전기 도금 등의 기술에 의해 제한됩니다.

구멍이 작을수록 구멍을 뚫는 데 시간이 오래 걸리고 중심 위치에서 벗어나기 쉽습니다.구멍의 깊이가 구멍 직경의 6배를 초과하면 구멍 벽이 균일하게 구리 도금될 수 있다고 보장할 수 없습니다.이제 예를 들어 PCB의 일반적인 두께(스루홀 깊이)는 1.6mm이므로 PCB 제조업체에서 제공하는 구멍의 최소 직경은 0.2mm에 불과합니다.

1.2 기생 씨의 참을성 V이아스

비아 자체에는 접지에 대한 기생 커패시턴스가 있습니다.접지층의 절연 구멍의 직경이 D2, 비아 패드의 직경이 D1, PCB의 두께가 T, 기판의 유전 상수가 ε인 것으로 알려진 곳에서 기생의 값은 다음과 같습니다. 구멍을 통한 커패시턴스는 대략 다음과 같습니다.

C=1.41εTD1/(D2-D1).

구멍을 통한 기생 커패시턴스의 주요 효과는 신호의 상승 시간을 연장하고 회로의 속도를 줄이는 것입니다.예를 들어 두께가 50mil인 PCB 보드에서 내부 직경이 10mil이고 패드 직경이 20mil이고 패드와 접지 구리 영역 사이의 거리가 32mil인 비아를 사용하면 위와 같이 비아의 기생 커패시턴스를 대략적으로 얻을 수 있습니다. 공식: C=1.41 x4.4x0.050x0.020/(0.032-0.020)=0.517pF.상승 시간으로 인한 정전 용량의 이 부분의 가변량은 T10-90=2.2C(Z0/2)=2.2 x0.517x(55/2)=31.28ps입니다.

이러한 값으로부터 단일 비아의 기생 커패시턴스로 인한 상승 지연의 효용이 명확하지 않지만 설계자는 레이어 간에 다중 비아를 사용하는 경우를 고려해야 함을 알 수 있습니다.

1.3 기생 NS의 인덕턴스 V이아스

기생 커패시턴스 외에도 비아를 통해 동시에 기생 인덕턴스가 있습니다.고속 디지털 회로 설계에서 구멍을 통한 기생 인덕턴스로 인한 피해는 기생 커패시턴스보다 더 큰 경우가 많습니다.그것의 기생 직렬 인덕턴스는 바이패스 커패시턴스의 기여를 약화시키고 전체 전원 공급 시스템의 필터링 유틸리티를 약화시킵니다.다음 공식을 사용하여 비아의 대략적인 기생 인덕턴스를 간단히 계산할 수 있습니다.

L=5.08h[ln(4h/d) +1].

여기서 L은 비아의 인덕턴스를 나타내고, h는 비아의 길이, d는 비아의 직경을 나타냅니다.비아의 직경은 인덕턴스에 거의 영향을 미치지 않지만 인덕턴스에 가장 큰 영향을 미치는 것은 비아의 길이라는 공식을 통해 알 수 있습니다.위의 예를 계속 사용하면 비아의 인덕턴스가 L=5.08 x0.050[ln (4x0.050/0.010)1]=1.015nH임을 계산할 수 있습니다.신호의 상승 시간이 1ns일 때 등가 임피던스는 XL=πL/T10-90=3.19Ω입니다.이러한 임피던스는 고주파 전류가 흐를 때 무시할 수 없습니다.특히 바이패스 커패시턴스는 전원 레이어와 접지 레이어를 연결할 때 두 개의 비아를 통과해야 하므로 비아의 기생 인덕턴스가 기하급수적으로 증가합니다.

1.4 고속 PCB의 비아 설계

비아의 기생 특성에 대한 위의 분석에서 우리는 고속 PCB 설계에서 겉보기에 단순한 비아가 종종 회로 설계에 큰 부정적인 영향을 미친다는 것을 알 수 있습니다.비아로부터의 기생 효과의 역효과를 줄이기 위해 다음과 같이 설계에서 이를 시도할 수 있습니다.

1) 비용과 신호 품질을 고려하여 적절한 크기의 vas를 선택합니다.6-10 레이어 메모리 모듈 PCB 디자인과 같은 10/20 mil(드릴링/패드) 비아가 더 좋습니다.일부 고밀도 소형 보드의 경우 8/18mil via를 사용할 수도 있습니다.현재 레이저 드릴링 머신이 제작에 사용되기 때문에 기술 조건에서 더 작은 크기의 구멍을 사용할 수 있습니다.전원 공급 장치 또는 접지선의 비아의 경우 더 큰 크기를 고려할 수 있습니다.

임피던스를 줄이기 위해.

• 위에서 논의한 두 가지 공식에서 더 얇은 PCB 판을 사용하는 것이 비아에서 두 개의 기생 매개변수를 줄이는 데 유리하다는 결론을 내릴 수 있습니다.
• 보드의 신호 라인은 가능한 한 레이어를 변경하지 않습니다. 즉, 불필요한 비아를 사용하지 마십시오.
• 전원 공급 장치의 핀과 접지는 보드 근처에 드릴로 뚫어야 합니다. 비아와 핀 사이의 리드선은 짧을수록 인덕턴스가 증가하므로 더 좋습니다.동시에 전원과 접지의 리드선은 임피던스를 줄이기 위해 최대한 굵게 하여야 합니다.
• 신호에 가장 가까운 루프를 제공하기 위해 신호 레이어 스위칭 영역의 비아 근처에 접지 비아를 배치합니다.많은 수의 중복 접지 비아도 PCB 보드에 배치할 수 있습니다.물론 디자인도 유연해야 합니다.앞서 논의한 비아 모델은 각 레이어에 패드가 있으며 때로는 크기를 줄이거나 일부 레이어의 패드를 제거할 수도 있다는 것입니다.특히 비아 영역의 밀도가 높은 경우 파티션 루프가 있는 구리 층에 파손된 슬롯이 형성될 수 있습니다.문제를 해결하기 위해 비아 위치를 이동하는 것 외에도 구리 층의 패드 크기를 줄이는 것도 고려할 수 있습니다.