12-레이어 BGA PCB, HDI PCB 눈이 멀을 통해 다층 피씨비, 고밀도 상호접속 PCB를 통해 묻혀를 통해와 그것의 기능

제품 설명

PCB에서 비아(Via)를 사용해야 하는 이유는 무엇인가요? 그리고 비아의 기생 커패시턴스와 기생 인덕턴스

태그#PCB 설계,다층PCB, 고밀도 상호 연결 PCB

PCB 홀s

비아는 다층 PCB의 중요한 구성 요소 중 하나이며, 드릴링 비용은 일반적으로 PCB 제조 비용의 30%에서 40%를 차지합니다. 간단히 말해, PCB의 모든 홀은 비아라고 할 수 있습니다. 기능적인 관점에서 볼 때, 홀

은 두 가지 범주로 나눌 수 있습니다. 하나는 층 간의 전기적 연결에 사용되고, 다른 하나는 장치의 고정 또는 위치 지정에 사용됩니다. 이러한 홀은 일반적으로 세 가지 유형으로 나뉩니다. 즉, 블라인드 비아(blind via), 버리드 비아(buried via), 스루 비아(through via)입니다.

1.1Holes의 구성

블라인드 비아는 인쇄 회로 기판의 상단 및 하단 표면에 위치하며, 표면 라인과 그 아래의 내부 라인 간의 연결을 위한 특정 깊이를 가집니다. 홀의 깊이는 일반적으로 특정 비율(구경)을 초과하지 않습니다. 버리드 비아는 인쇄 회로 기판의 내부 레이어에 위치한 연결 홀이며, 회로 기판 표면까지 확장되지 않습니다.

위의 두 가지 유형의 홀은 회로 기판의 내부 레이어에 위치합니다. 스루 홀 공정의 형성은 적층 전에 사용되며, 스루 홀 형성 중에 여러 내부 레이어가 겹쳐질 수 있습니다.

세 번째는 스루 홀이라고 하며, 전체 회로 기판을 통과합니다. 내부 상호 연결에 사용되거나 부품의 설치 위치 홀로 사용될 수 있습니다. 스루 홀은 구현하기 쉽고 비용이 저렴하기 때문에 다른 두 가지 대신 대부분의 인쇄 회로 기판에 사용됩니다. 특별한 지시가 없는 한, 아래에서 언급되는 홀은 스루 홀로 간주됩니다.

설계 관점에서 볼 때, 홀은 주로 두 부분으로 구성됩니다. 하나는 중간 홀(드릴 홀)이고, 다른 하나는 홀 주변의 패드 영역입니다. 아래를 참조하십시오. 이 두 부분의 크기가 홀의 크기를 결정합니다.

분명히, 고속, 고밀도 PCB 설계에서 설계자는 항상 홀이 작을수록 좋다고 생각합니다. 그래야 보드에 더 많은 배선 공간을 남길 수 있습니다.

또한, 홀이 작을수록 자체 기생 커패시턴스가 낮아져 고속 회로에 더 적합합니다. 홀 크기의 감소는 비용 증가를 초래하며, 홀 크기는 무제한으로 줄일 수 없습니다. 드릴링 및 도금 기술 등에 의해 제한됩니다.

홀이 작을수록 드릴링하는 데 더 오래 걸리고 중심 위치에서 벗어나기 쉬우며, 홀 깊이가 직경의 6배를 초과하면 홀 벽에 균일하게 구리 도금을 보장할 수 없습니다. 현재, 예를 들어, 일반적인 PCB 두께(스루 홀 깊이)는 1.6mm이므로, PCB 제조업체에서 제공하는 최소 홀 직경은 0.2mm에 불과합니다.

1.2 비아의 기생Capacitance여기서 L은 비아의 인덕턴스, h는 비아의 길이, d는 비아의 직경을 나타냅니다. 공식에서 볼 수 있듯이, 비아의 직경은 인덕턴스에 거의 영향을 미치지 않지만, 인덕턴스에 가장 큰 영향을 미치는 것은 비아의 길이입니다. 위 예시를 계속 사용하면, 비아의 인덕턴스는 다음과 같이 계산됩니다: L=5.08 x0.050[ln (4x0.050/0.010)1]=1.015 nH. 신호 상승 시간이 1ns일 때, 등가 임피던스는 다음과 같습니다: XL=πL/T10-90=3.19Ω. 이러한 임피던스는 고주파 전류의 통과에서 무시할 수 없습니다. 특히, 바이패스 커패시턴스는 전원층과 접지층을 연결할 때 두 개의 비아를 통과해야 하므로, 비아의 기생 인덕턴스는 기하급수적으로 증가합니다.1.4 고속 PCB에서 비아 설계

비아를 통한 기생 커패시턴스의 주요 효과는 신호의 상승 시간을 연장하고 회로 속도를 감소시키는 것입니다. 예를 들어, 두께 50mil의 PCB 보드에서 내부 직경 10mil, 패드 직경 20mil, 접지 구리 영역과의 패드 거리 32mil의 비아를 사용하면, 위의 공식을 사용하여 비아의 기생 커패시턴스를 대략적으로 얻을 수 있습니다: C=1.41 x4.4x0.050x0.020/(0.032-0.020)=0.517pF. 상승 시간으로 인한 이 부분의 커패시턴스 변화량은 다음과 같습니다: T10-90=2.2 C (Z0/2)=2.2 x0.517x(55/2)=31.28 ps.

이 값들을 보면, 단일 비아의 기생 커패시턴스로 인한 상승 지연의 유용성은 명확하지 않지만, 설계자는 여러 비아가 층간에 사용될 경우 이를 고려해야 합니다.

1.3 비아의 기생

I

nductance기생 커패시턴스 외에도 비아를 통해 동시에 기생 인덕턴스가 존재합니다. 고속 디지털 회로 설계에서 비아를 통한 기생 인덕턴스의 해는 종종 기생 커패시턴스보다 큽니다. 그 기생 직렬 인덕턴스는 바이패스 커패시턴스의 기여를 약화시키고 전체 전원 공급 시스템의 필터링 유용성을 약화시킵니다. 다음 공식을 사용하여 비아의 대략적인 기생 인덕턴스를 간단히 계산할 수 있습니다:L=5.08h[ln(4h/d) +1].여기서 L은 비아의 인덕턴스, h는 비아의 길이, d는 비아의 직경을 나타냅니다. 공식에서 볼 수 있듯이, 비아의 직경은 인덕턴스에 거의 영향을 미치지 않지만, 인덕턴스에 가장 큰 영향을 미치는 것은 비아의 길이입니다. 위 예시를 계속 사용하면, 비아의 인덕턴스는 다음과 같이 계산됩니다: L=5.08 x0.050[ln (4x0.050/0.010)1]=1.015 nH. 신호 상승 시간이 1ns일 때, 등가 임피던스는 다음과 같습니다: XL=πL/T10-90=3.19Ω. 이러한 임피던스는 고주파 전류의 통과에서 무시할 수 없습니다. 특히, 바이패스 커패시턴스는 전원층과 접지층을 연결할 때 두 개의 비아를 통과해야 하므로, 비아의 기생 인덕턴스는 기하급수적으로 증가합니다.1.4 고속 PCB에서 비아 설계

비아의 기생 특성에 대한 위의 분석에서, 고속 PCB 설계에서 겉보기에는 단순한 비아가 회로 설계에 큰 부정적인 영향을 미칠 수 있음을 알 수 있습니다. 비아의 기생 효과의 부정적인 영향을 줄이기 위해 설계에서 다음과 같이 시도할 수 있습니다:

1) 비용과 신호 품질을 고려하여 합리적인 크기의 비아를 선택합니다. 예를 들어,

6-10층

메모리 모듈 PCB 설계,

10/20 mil (드릴링 / 패드) 비아

가 더 좋습니다. 일부 고밀도 소형 보드의 경우 8/18 mil 비아를 사용할 수도 있습니다. 현재 레이저 드릴링 장비가 제조에 사용되고 있으므로 기술 조건 하에서 더 작은 크기의 홀을 사용할 수 있습니다. 전원 또는 접지선의 비아의 경우, 임피던스를 줄이기 위해 더 큰 크기를 고려할 수 있습니다위에서 논의된 두 가지 공식을 보면, 더 얇은 PCB 보드를 사용하는 것이 비아의 두 가지 기생 매개변수를 줄이는 데 유익하다는 것을 알 수 있습니다.보드의 신호선은 가능한 한 레이어를 변경하지 않습니다. 즉, 불필요한 비아 사용을 피합니다.전원 및 접지 핀은 보드 근처에 드릴링해야 합니다. 비아와 핀 사이의 리드선이 짧을수록 좋습니다. 왜냐하면 인덕턴스가 증가하기 때문입니다. 동시에 전원 및 접지 리드선은 임피던스를 줄이기 위해 가능한 한 두껍게 해야 합니다.신호 레이어 전환 영역의 비아 근처에 일부 접지 비아를 배치하여 신호에 가장 가까운 루프를 제공합니다. PCB 보드에 많은 수의 중복 접지 비아를 배치할 수도 있습니다. 물론 설계도 유연해야 합니다. 앞에서 논의된 비아 모델은 각 레이어에 패드가 있다는 것이며, 때로는 일부 레이어의 패드 크기를 줄이거나 제거할 수도 있습니다. 특히 비아 영역이 고밀도인 경우, 분할 루프가 있는 구리 레이어에 끊어진 슬롯이 형성될 수 있습니다. 이 문제를 해결하기 위해 비아 위치를 이동하는 것 외에도 구리 레이어의 패드 크기를 줄이는 것을 고려할 수 있습니다.

인쇄 회로 기판 기능 2026

• 매개변수
• 값
• 　레이어 수　
• 1-32

　기판 재질